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全球第一代工企业,三星发布3纳米路线图

2019-10-09 03:48 来源:未知

电工电气网】讯

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据韩媒《ZDNet Korea》报导,3纳米闸极全环制程是让电流经过的圆柱形通道环绕在闸口,和鳍式场效晶体管的构造相比,该技术能更加精密地控制电流。

近日,三星电子发布其3nm工艺技术路线图,与台积电再次在3nm节点上展开竞争。3nm以下工艺一直被公认为是摩尔定律最终失效的节点,随着晶体管的缩小将会遇到物理上的极限考验。而台积电与三星电子相继宣布推进3nm工艺则意味着半导体工艺的物理极限即将受到挑战。未来,半导体技术的演进路径将受到关注。

若将3纳米制程和最新量产的7纳米FinFET相比,芯片面积能减少45%左右,同时减少耗电量50%,并将性能提高35%。

三星计划2021年量产3nmGAA工艺

当天活动中,三星电子将3纳米工程设计套件发送给半导体设计企业,并共享人工智能、5G移动通信、无人驾驶、物联网等第四次产业革命的核心半导体技术。工程设计套件在代工公司的制造制程中,支持优化设计的数据文件。半导体设计公司能通过此文件,更轻易地设计产品,缩短上市所需时间、提高竞争力。

三星电子在近日举办的“2019三星代工论坛”(Samsung Foundry Forum 2019)上,发布新一代3nm闸极全环(GAA,Gate-All-Around)工艺。外界预计三星将于2021年量产3nm GAA工艺。

同时,三星电子计划在3纳米制程中,通过独家的多桥接通道场效应晶体管技术,争取半导体设计公司的青睐。多桥接通道场效应晶体管技术是进一步发展的“细长的钢丝型态”的闸极全环构造,以轻薄、细长的纳米薄片进行堆栈。该技术能够提升性能、降低耗电量,而且和FinFET工艺兼容性强,有直接利用现有设备、技术的优点。

根据Tomshardware网站报道,三星晶圆代工业务市场副总Ryan Sanghyun Lee表示,三星从2002年以来一直在开发GAA技术,通过使用纳米片设备制造出了MBCFET(Multi-Bridge-Channel FET,多桥-通道场效应管),该技术可以显著增强晶体管性能,从而实现3nm工艺的制造。

另一方面,三星电子计划在下个月5日于上海进行代工论坛,并于7月3日、9月4日、10月10日分别在韩国首尔、日本东京、德国慕尼黑举行代工论坛。

如果将3nm工艺和新近量产的7nmFinFET相比,芯片面积能减少45%左右,同时减少耗电量50%,并将性能提高35%。当天的活动中,三星电子将3nm工程设计套件发送给半导体设计企业,并共享人工智能、5G移动通信、无人驾驶、物联网等创新应用的核心半导体技术。

相关资料显示,目前14/16nm及以下的工艺多数采用立体结构,就是鳍式场效晶体管,此结构的晶体管内部通道是竖起来而被闸极包围的,因为形状像鱼类的鳍而得名,如此一来闸极偏压便能有效调控通道电位,因而改良开关特性。但是FinFET在经历了14/16nm、7/10nm这两个工艺世代后,不断拉高的深宽比(aspect ratio),让前道工艺已逼近物理极限,再继续微缩的话,电性能的提升和晶体管结构上都将遇到许多问题。

因此学术界很早就提出5nm以下的工艺需要走“环绕式闸极”的结构,也就是FinFET中已经被闸极三面环绕的通道,在GAA中将是被闸极四面包围,预期这一结构将达到更好的供电与开关特性。只要静电控制能力增加,闸极的长度微缩就能持续进行,摩尔定律重新获得延续。

此次,三星电子3nm制程将使用GAA技术,并推出MBCFET,目的是确保3nm的实现。不过,三星电子也表示,3nm工艺闸极立体结构的实现还需要Pattern显影、蒸镀、蚀刻等一系列工程技术的革新,并且为了减少寄生电容还要导入替代铜的钴、钌等新材料,因此还需要一段时间。

台积电、三星竞争尖端工艺制高点

台积电也在积极推进3nm工艺。2018年台积电便宣布计划投入6000亿新台币兴建3nm工厂,希望在2020年动工,最快于2022年年底开始量产。日前有消息称,台积电3nm制程技术已进入实验阶段,在GAA技术上已有新突破。4月18日,在第一季度财报法说会中,台积电指出其3nm技术已经进入全面开发阶段。

在ICCAD2018上,台积电副总经理陈平强调,从1987年开始的3μm工艺到如今的7nm工艺,逻辑器件的微缩技术并没有到达极致,还将继续延伸。他还透露,台积电最新的5nm技术研发顺利,明年将会进入市场,而更高级别的3nm技术研发正在继续。

实际上,台积电和三星电子两大公司一直在先进工艺上展开竞争。去年,台积电量产了7nm工艺,今年则计划量产采用EUV光刻工艺的第二代7nm工艺,2020年将转向5nm。有消息称,台积电已经开始在其Fab 18工厂上进行风险试产,2020年第二季度正式商业化量产。

三星电子去年也公布了技术路线图,而且比台积电更加激进。三星电子打算直接进入EUV光刻时代,去年计划量产了7nm EUV工艺,之后还有5nm工艺。3nm则是两大公司在这场工艺竞逐中的最新赛程。而就以上消息来看,三星将早于台积电一年推出3nm工艺。然而最终的赢家是谁现在还不能确定。

摩尔定律终结之日将会到来?

虽然台积电与三星电子已经开始讨论3nm的技术开发与生产,但是3nm之后的硅基半导体工艺路线图,无论台积电、三星电子,还是英特尔公司都没有提及。这是因为集成电路加工线宽达到3nm之后,将进入介观(Mesoscopic)物理学的范畴。资料显示,介观尺度的材料,一方面含有一定量粒子,无法仅仅用薛定谔方程求解;另一方面,其粒子数又没有多到可以忽略统计涨落(Statistical Floctuation)的程度。这就使集成电路技术的进一步发展遇到很多物理障碍。此外,漏电流加大所导致的功耗问题也难以解决。

那么,3nm以下真的会成为物理极限,摩尔定律将就此终结吗?实际上,之前半导体行业发展的几十年当中,业界已经多次遇到所谓的工艺极限问题,但是这些技术颈瓶一次次被人们打破。

近日,有消息称,IMEC和光刻机霸主ASML计划成立一座联合研究实验室,共同探索在后3nm节点的nm级元件制造蓝图。双方合作将分为两个阶段:第一阶段是开发并加速极紫外光技术导入量产,包括最新的EUV设备准备就绪;第二阶段将共同探索下一代高数值孔径的EUV技术潜力,以便能够制造出更小型的nm级元件,推动3nm以后的半导体微缩制程。

然而,衡量摩尔定律发展的因素,从来就不只是技术这一个方面,经济因素始终也是公司必须考量的重点。从3nm制程的开发费用来看,至少耗资40亿至50亿美元,4万片晶圆的晶圆厂月成本将达150亿至200亿美元。如前所述,台积电计划投入3nm的资金即达6000亿新台币,约合190亿美元。此外,设计成本也是一个问题。半导体市调机构International Business Strategy分析称,28nm芯片的平均设计费用为5130美元,而采用FinFET技术的7nm芯片设计费用为2.978亿美元,3nm芯片工程的设计费用将高达4亿至15亿美元。设计复杂度相对较高的GPU等芯片设计费用最高。半导体芯片的设计费用包含IP、Architecture、检查、物理验证、软件、试产品制作等。因此,业内一直有声音质疑,真的可以在3nm甚至是2nm找到符合成本效益的商业模式吗?

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